Estou curioso para saber como o capacitor de bootstrap Cbst no exemplo a seguir carrega até Vcc + Vin?
https://www.homemade-circuits.com/wp-content/uploads/2019/04/bootstrapping.jpg
Pelo que entendi, durante o relógio que ativa o mosfet do lado inferior, o Cbst é cobrado no Vcc via Dbst, durante o próximo relógio o mosfet do lado inferior é desligado e o mosfet do lado superior começa a ser ativado através do Vcc através do emissor do buffer NPN. Isso permite que a tensão de dreno alcance a fonte do mosfet que passa simultaneamente por Cbst através do buffer NPN para o portão do mosfet. Quando isso acontece, o Vcc armazenado dentro do Cbst vem em série com a tensão da fonte mosfet instantânea e, juntos, executam o Vcc + Vin para ligar o mosfet do lado alto.
Um breve esclarecimento sobre isso será muito apreciado !
Comentários
- Isso mesmo! O único esclarecimento que gostaria de fazer é que o N-FET superior não ' realmente se preocupa com a tensão absoluta da porta para ligar ou desligar. Ele só se preocupa com Vgs (diferença de tensão entre a porta e a fonte). Como o CBst está diretamente conectado à fonte do FET, pense no VCC armazenado no CBst sendo aplicado aos Vgs do FET quando o NPN for ativado.
- Obrigado por sua resposta, suponha que a tensão de drenagem é 110V e Vcc = 12V, então o que acontece? Definitivamente, o mosfet não conduzirá 110V com 12V Vgs sozinho!
- Vg seria ~ 122V (após o FET ligar), mas Vgs (Vg-Vs) ainda seria ~ 12V. O circuito de direção do portão fica em cima do Vs. O circuito do deslocador de nível pode se tornar um pouco complicado neste caso. Faz sentido?
- Sim, eu sei que seria 122V, mas como isso acontece, como o 110 e o 12 entram em série, que ' s minha pergunta?
- Logo antes de ligar o FET superior, Vs estará em algum tipo de transiente, então a tensão superior do capacitor será qualquer que seja a tensão transiente mais 12V. Quando o NPN é ativado, os 12 V no CBst são aplicados diretamente aos Vgs do FET, que é ativado como consequência. Logo depois que o FET superior é ativado, ele age como uma chave fechada, portanto Vs = Vd = Vin = 110V. Como o CBst fica no topo de Vs, a tensão no lado positivo do CBst será 110V + 12V = 122V. Espero que faça sentido agora.
Resposta
\ $ V_B \ $ , é a tensão de reforço necessária para comutadores de meia ponte de canal N duplo. O lado de saída alta, (HO) Nch FET precisa de uma tensão de porta maior do que Vdd para ativar RdsOn. Ele gera essa tensão a partir de uma bomba de carga usando os pulsos de alta frequência PWM do lado LO. A tampa do Cboot AC acopla este sinal e então é catodo preso ao Vdd de forma que os pulsos agora passem acima do Vdd. Interno ao IC, eles são retificados por um ânodo de diodo interno e uma pequena capacitância interna para criar pulsos HO + ve.
Os pulsos de descarga de corrente + ve são mostrados em azul para Q1 abaixo, enquanto o -ve os pulsos de carga são puxados para baixo em Q2 a 0V. 
Mais detalhes Ref: https://www.onsemi.com/pub/Collateral/AN-6076.pdf.pdf
- Minha estimativa de Cb é> 5x o Ciss de Q1, mas há cálculos mais complexos de ideal.
- Também é crítico que Q2 tenha um bom grampo de diodo para 0 V para evitar que os pulsos -ve na saída Vs carreguem, de modo que não diminua a tensão de reforço Vs. Isso pode ocorrer por indutância de série efetiva excessiva (ESL) da fonte Q2 para o layout do solo.
Comentários
- Obrigado por responder, no entanto Eu queria a resposta com base no diagrama que forneci porque ele não depende de nenhum driver IC especializado
- Observação: o esquema é apenas uma conexão lógica e nunca deve parecer um grande loop indutivo como mostrado. Os comprimentos do caminho devem ser os mais curtos possíveis para incluir a menor área. por motivos de EMC.
- Estou tentando seguir seu diagrama, mas ainda não consigo descobrir como a tensão de drenagem aumenta com Vcc para se tornar Vcc + Vd?