Ciekaw jestem, jak kondensator ładowania początkowego Cbst w poniższym przykładzie ładuje się do Vcc + Vin?
https://www.homemade-circuits.com/wp-content/uploads/2019/04/bootstrapping.jpg
Zgodnie z moim zrozumieniem, przez całą dobę wejście, które włącza mosfet strony niskiej, Cbst jest ładowany przy Vcc przez Dbst, podczas następnego zegara mosfet strony niskiej wyłącza się, a mosfet strony wysokiej zaczyna się włączać przez Vcc przez emiter bufora NPN. Dzięki temu napięcie drenu dociera do źródła mosfetu, który jednocześnie przechodzi przez Cbst przez bufor NPN do bramki mosfet. Kiedy tak się dzieje, Vcc przechowywane wewnątrz Cbst jest połączone szeregowo z chwilowym napięciem źródła mosfetu i razem wykonują Vcc + Vin do włączenia mosfetu strony wysokiej.
Krótkie wyjaśnienie na ten temat będzie bardzo mile widziane !
Komentarze
- Masz to! Jedyne wyjaśnienie, jakie mógłbym uczynić, to to, że górny N-FET nie ' nie dba o absolutne napięcie bramki, aby włączyć lub wyłączyć. Dba tylko o Vgs (różnica napięcia między bramką a źródłem). Ponieważ CBst jest bezpośrednio podłączony do źródła FET, pomyśl tylko o VCC przechowywanym w CBst, które jest stosowane do Vg FET, gdy NPN się włącza.
- Dziękuję za odpowiedź, przypuśćmy, że napięcie drenu wynosi 110 V, a Vcc = 12 V, co się wtedy dzieje? Zdecydowanie mosfet nie będzie przewodził samego 110 V z 12 V Vg!
- Vg będzie wynosić ~ 122 V (po włączeniu FET), ale Vgs (Vg-Vs) nadal będzie wynosić ~ 12 V. Obwód sterujący bramką znajduje się na szczycie Vs. W tym przypadku obwód przesuwnika poziomu może być nieco skomplikowany. Czy to ma sens?
- Tak, wiem, że będzie to 122 V, ale jak to się dzieje, jak 110 i 12 łączą się w serie, ' s moje pytanie?
- Tuż przed włączeniem górnego tranzystora FET, Vs będzie w stanie przejściowym, więc napięcie na górze kondensatora będzie takie samo, jak napięcie przejściowe plus 12 V. Kiedy NPN włącza się, 12 V na CBst jest przykładane bezpośrednio do Vg tranzystora FET, który włącza się w konsekwencji. Zaraz po włączeniu górnego FET działa jak zamknięty przełącznik, dlatego Vs = Vd = Vin = 110V. Ponieważ CBst znajduje się na górze Vs, napięcie po dodatniej stronie CBst będzie wynosić 110 V + 12 V = 122 V. Mam nadzieję, że teraz ma to sens.
Odpowiedź
\ $ V_B \ $ , to napięcie podwyższające wymagane dla podwójnych N-kanałowych przełączników półmostkowych. Strona wysokiego sygnału wyjściowego (HO) Nch FET wymaga napięcia bramki wyższego niż Vdd, aby aktywować RdsOn. Generuje to napięcie z pompy ładującej za pomocą impulsów PWM o wysokiej częstotliwości po stronie LO. Nasadka Cboot AC łączy ten sygnał, a następnie jest zaciśnięta na katodzie do Vdd tak, że impulsy przechodzą teraz powyżej Vdd. Wewnątrz układu scalonego są one następnie prostowane przez wewnętrzną diodę Anodę i małą pojemność wewnętrzną w celu wytworzenia impulsów HO + ve.
Impulsy rozładowania prądu + ve są pokazane na niebiesko do Q1 poniżej, podczas gdy -ve impulsy ładowania są obniżane przez Q2 do 0V. 
Więcej szczegółów Ref: https://www.onsemi.com/pub/Collateral/AN-6076.pdf.pdf
- Moje oszacowanie Cb jest> 5-krotność Ciss z I kwartału, ale są bardziej złożone obliczenia ideał.
- Bardzo ważne jest również, aby Q2 miał dobre zaciski diody do 0 V, aby zapobiec obciążeniu -ve impulsów na wyjściu Vs, aby nie obniżać napięcia doładowania Vs. Może to nastąpić z powodu nadmiernej efektywnej indukcyjności szeregowej (ESL) źródła Q2 do układu uziemienia.
Komentarze
- Dziękuję jednak za odpowiedź Chciałem odpowiedzi na podstawie schematu, który dostarczyłem, ponieważ nie zależy on od żadnego wyspecjalizowanego sterownika IC
- Uwaga: schemat jest tylko logicznym połączeniem i nigdy nie może wyglądać jak duża pętla indukcyjna, jak pokazano. Długości ścieżek muszą być jak najkrótsze, aby objąć najmniejszy obszar. z powodów EMC.
- Próbuję postępować zgodnie z Twoim schematem, ale nadal nie mogę zrozumieć, w jaki sposób napięcie spustowe sumuje się z Vcc, aby uzyskać Vcc + Vd?